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证券研究报告本报告仅供华金证券客户中的专业投资者参考请仔细阅读在本报告尾部的重要法律声明HBM迭代，3D混合键合成设备材料发力点走进“芯”时代系列之七十六HBM之“设备材料”深度分析分析师：孙远峰 S0910522120001分析师：王海维 S09105230200052024年3月4日半导体行业深度报告领先大市-A（维持）2请仔细阅读在正文之后的重要法律声明HBM技术迭代，3D混合键合助力设备材料 HBM加速迭代，市场空间足：HBM突破“内存墙”，实现高带宽高容量，成为AI芯片最强辅助，我们认为HBM将持续迭代，I/O口数量以及单I/O口速率将逐渐提升，HBM3以及HBM3e逐渐成为AI服务器主流配置，且产品周期相对较长，单颗容量及配置颗数逐步增加，预计HBM4于2026年发布。2024年全球HBM市场有望超百亿美元，市场空间足，国产供应链加速配套。HBM3海力士率先引入MR-MUF，HBM4剑指混合键合：当前HBM采用“TSV+Bumping”+TCB键合方式堆叠（TSV一般由晶圆厂完成，封测厂可在堆叠环节进行配套），但随着堆叠层数的增加散热效率很差，TCB不再满足需求，海力士率先引入MR-MUF回归大规模回流焊工艺，芯片之间用液态环氧模塑料作为填充材料，导热率比TC-NCF中的非导电薄膜高很多，但海力士也预计HBM4会引入混合键合Hybrid Bonding方案，取消互连凸块。我们预判当前HBM主流依然是TCB压合，MR-MUF方案为过渡方案，未来混合键合是大趋势。液态塑封料LMC依然是晶圆级封装至关重要的半导体材料之一。混合键合与TSV是3D封装的核心，HBM“连接”与“堆叠”带来设备材料端发展新机遇：混合键合分为晶圆对晶圆W2W和芯片对晶圆D2W，3D NAND使用W2W，典型案例为长鑫存储的Xstacking，CMOS层+存储层采用W2W混合键合方案，预计HBM未来亦会采用W2W方案，W2W与D2W方案相比一般应用于良率非常高的晶圆，避免损失。根据我们产业链研究，混合键合将充分带动永久键合设备与减薄+CMP需求，根据BESI官方数据，预计存储领域未来贡献混合键合设备明显增量，保守预计2026年需求量超过200台，减薄+CMP亦成为重要一环。当前HBM方案主要带动固晶机、临时键合与解键合、塑封装备以及TSV所需的PECVD、电镀、CMP等设备；材料端则是TSV电镀液、塑封料等。相关标的：包括封测环节：通富微电（先进封装）、长电科技（先进封装）等；设备环节：拓荆科技（PECVD+ALD+键合设备）、华海清科（减薄+CMP）、华卓精科（拟上市，键合设备）、芯源微（临时键合与解键合）等；材料环节：华海诚科（环氧塑封料）、天承科技（RDL+TSV电镀添加剂）、艾森股份（先进封装电镀）等 风险提示：行业与市场波动风险，国际贸易摩擦风险，新技术、新工艺、新产品无法如期产业化风险，产能扩张进度不及预期风险，行业竞争加剧风险。3请仔细阅读在正文之后的重要法律声明目录0102040305HBM突破“内存墙”AI算力快速迭代，HBM为最强辅助HBM核心“连接”与“堆叠”，3D混合键合成趋势HBM核心设备材料，替代进行时06相关标的风险提示 4请仔细阅读在正文之后的重要法律声明HBM突破“内存墙”图：2018年2025年 台积电先进工艺制程节点数据来源：TSMC、AI and Memory Wall（Amir Gholami等人）、高带宽存储器的技术演进和测试挑战（陈煜海等人）、华金证券研究所 CPU与存储之间“内存墙”：随着摩尔定律的不断迭代，CPU运行速度快速提升，CPU主频高达5GHz，而DRAM内存性能取决于电容充放电速度以及DRAM与CPU之间的接口带宽，存储性能提升远慢于CPU，DRAM内存带宽成为制约计算机性能发展的重要瓶颈；DRAM：DDR4内存主频为26663200MHz，带宽为6.4GB/s，但是在AI应用中（高性能计算/数据中心），算力芯片的数据吞吐量峰值在TB/s级，主流的DRAM内存或显存带宽一般为几GB/s到几十GB/s量级，与算力芯片存在显著的差距，“内存墙”由此形成。以Transformer类模型为例，模型大小平均每两年翻410倍，AI硬件上的内存大小仅仅是以每年翻2倍的速率在增长；内存墙问题不仅与内存容量大小有关，也包括内存的传输带宽；内存容量和传输的速度都大大落后于硬件的计算能力。图：AI与内存墙 5请仔细阅读在正文之后的重要法律声明HBM突破“内存墙”数据来源：SK海力士，华金证券研究所近存（HBM/PiM）主存DRAMMR-DIMM：多级缓冲内存模组；2个DDR5 DIMM组合1）容量更大2）更慢3）价格低（单位比特）1）容量更小2）更快3）价格高（单位比特）异构内存图：异构内存结构 6请仔细阅读在正文之后的重要法律声明DRAM概念 典型的DRAM中，每个芯片有八个DQ引脚（数据传输路径，用作处理器和存储器之间通信的数据总线，必须具备读写功能，所以具备双向特性），即数据输入/输出引脚；组成DIMM模块单元后（双列直插式存储模块，安装在PCB板上的存储模块，包含多个存储芯片，被用作PC或者服务器中的主存储单元），共有64个DQ引脚。随着数据处理速度等方面的要求不断提高，数据传输量也不断增加，传统DRAM DQ引脚的数量已无法保证数据快速通过；传统DRAM需要大量空间与CPU/GPU等处理器通信，同时封装的形式看需要通过引线键合或PCB进行连接，DRAM不可能对海量数据进行并行处理。图：DRAM子系统结构图数据来源：chocoamond，thebeardsage，SK海力士，华金证券研究所图：DRAM子系统结构图内存控制器DIMM每个DIMM为1列，每列有4个DRAM芯片通道图：DDR3 打线封装 7请仔细阅读在正文之后的重要法律声明HBM概念数据来源：SK海力士，高带宽存储器的技术演进和测试挑战（陈煜海等人），JEDEC，华金证券研究所 随着2.5D/3D系统级封装（SiP）和硅通孔（TSV）技术日益成熟，为高带宽、大容量的存储器产品提供基础；高带宽存储器HBM（Highband Memory）使用硅通孔TSV和微凸块技术垂直堆叠多个DRAM可以显著提升数据处理速度，性能提升的同时尺寸有所减少；2013年开始，JEDEC制定了高带宽存储器系列标准（包括HBM,HBM2，HBM2E,HBM3），其中，HBM3相比2代标准有显著的提升，芯片单个引脚速率达到6.4Gbit/s，总带宽超过1TB/S。图：HBM堆叠结构TSV4层或8层DRAMPHY接口通过中间介质层与CPU/GPU/SoC直接高速相连，直接存取DA接口提供HBM中多层DRAM芯片的测试通道。图：TSV技术，3D堆叠核心 8请仔细阅读在正文之后的重要法律声明HBM技术特点高速/高带宽数据来源：SK海力士、仁荷大学、华金证券研究所6.4281283074108193.2712.43.26.40123456780100200300400500600700800900DDR4 GDDR5 HBM1 HBM2 HBM2E HBM3最高带宽（GB/s）单引脚最大I/O速度（Gbit/s）图：HBM高速、高带宽性能指标 HBM2E和HBM3的单引脚最大输入/输出（I/O）速度分别达3.2Gbit/s和6.4Gbit/s，低于GDDR5存储器的7Gbit/s，但HBM的堆栈方式可通过更多的I/O数量使总带宽远高于GDDR5；例如HBM2带宽可以达到307 GB/s；海力士官网数据显示：HBM3E的数据处理速度，相当于可以在1s内下载230部全高清（FHD）级电影（每部5千兆字节，5GB），优化后可用于处理人工智能领域的海量数据。HBM HBM2 HBM2/HBM2E HBM3 HBM3 三星 HBM3 gen2 美光 HBM3E 海力士单引脚传输速率 1Gbps 2Gbps 2.4Gbps 6.4Gbps-9.2Gbps 8.0Gbps容量-8,16GB 24GB-24GB（8层）36GB（12层）24GB（12层）最大容量 4GB 8GB 24GB 64GB 64GB 64GB 64GB最高带宽 128GBps 256GBps 307GBps 819.2GBps-1.2TB/s 1.15TB/s封装形式 cowos cowos cowos推出时间 2013.12 2019.8 HBM2E 2021.10 海力士 2023.7 美光 2023.4量产供应 2022.6 23年下半年-图：HBM迭代对比分析图：海力士（左）/美光（右）HBM3E HBM总带宽显著提升，匹配算力 9请仔细阅读在正文之后的重要法律声明HBM结构特点可扩展容量数据来源：高带宽存储器的技术演进和测试挑战（陈煜海等人），华金证券研究所4层DRAM芯片，每颗DRAM 容量2GB单I/O接口速率为1Gbit/s，带宽为128GB/s逻辑芯片每个DRAM芯片具有2个128bit通道，共有8个阵列（B0B7）图：HBM1 堆叠DRAM 架构指标 详情堆叠4层DRAM芯片+1层逻辑芯片每颗芯片通道数 2总通道数 8每个通道I/O引脚数 128IO引脚/KGSD 1024=128*8HBM扩展容量单层DRAM芯片容量可扩展堆叠更多DRAM，4层，8层，12层堆叠 10请仔细阅读在正文之后的重要法律声明HBM结构特点可扩展容量数据来源：SK海力士、高带宽存储器的技术演进和测试挑战（陈煜海等人）、华金证券研究所图：HBM2 堆叠DRAM 架构图：HBM3 堆叠DRAM 架构 4层DRAM芯片，每层芯片4个通道 独立通道16个，每个通道2个伪通道，实际是支持32个通道 支持4层/8层/12层 TSV堆叠，并为未来扩展至16层TSV做好准备指标 HBM2 HBM2E HBM3通道数，I/O引脚数 8CH*128 I/O（1024 I/O）8CH*128 I/O（1024 I/O）16CH*64 I/O（1024 I/O）带宽 307GB/s(2.4Gbps/pin）512GB/s(4.0Gbps/pin）820GB/s(6.4Gbps/pin）推出时间 2018年 2020年 2022年单引脚I/O速率（Gbit/s）2.4 3.2/3.6 6.4单片最大容量/Gbit 16 16 32堆叠层数 2/4/8/12 2/4/8/12 4/8/12/16最大容量/GB 24 24 64 11请仔细阅读在正文之后的重要法律声明HBM技术特点更低功耗数据来源：SK海力士、电子发烧友、高带宽存储器的技术演进和测试挑战（陈煜海等人）、华金证券研究所10.630.550.3200.20.40.60.811.2DDR3*6 DDR4*16 GDDR5*32 HBM2（1024）比率（Mw/Gbps/Pin）下降42%采用微凸块和TSV技术，存储和算力芯片信号传输路径短，单引脚I/O速率较低，使HBM具备更好的内存功耗能效特性；以DDR3存储器单引脚I/O带宽功耗为基准，HBM2的I/O功耗比明显低于DDR3/DDR4和GDDR5，相比于GDDR5存储器，HBM2的单引脚I/O带宽功耗比数值降低42%。图：HBM2与传统DDR存储器的单引脚I/O带宽功耗比对比 引脚数据速率提高 更宽的I/O总线 结构/操作数据层优化 功耗、散热解决方法1 23 4速度 密度功耗 规格尺寸 核心die堆叠层数 核心die密度增加 核心工艺的细微化 结构体系图：影响HBM性能因素/HBM在速度与功耗方面取舍趋势（下图）12请仔细阅读在正文之后的重要法律声明HBM性能迭代趋势46181997314342048050010001500200025002020年 2022年 2024年 2026年 2028年带宽（GB/s）数据来源：SK海力士，华金证券研究所HBM 2E HBM 3HBM3E HBM 4&迭代图：HBM带宽升级（GB/s）HBM3渐成主流图：HBM颗粒密度（容量，GB）816 162424051015202501020304050602018年 2020年 2022年 2024年 2026年层数1 层数2 容量容 量（GB）HBM 2/2EHBM 3HBM3EHBM4 13请仔细阅读在正文之后的重要法律声明目录0102040305HBM突破“内存墙”AI算力快速迭代，HBM为最强辅助HBM核心“连接”与“堆叠”，3D混合键合成趋势HBM核心设备材料，替代进行时06相关标的风险提示 14请仔细阅读在正文之后的重要法律声明美国算力芯片禁令 由于BIS 2022年针对高算力芯片的规则3A090 管控指标较高，英伟达等厂商通过降低芯片互联速率方式对中国持续供应，同时，美国商务部认为中国企业通过海外子公司或者其他海外渠道，规避许可证相关规定获取先进计算芯片。2023年新规修改了3A090芯片及相关物项的技术指标，扩大了针对高算力芯片的许可证要求及直接产品原则的适用范围，并增加了先进计算最终用途管控。3A090.a 总处理性能为4800或以上；或 总处理性能为1600或以上，且性能密度为5.92或以上3A090.b 总处理性能为2400-4800，且性能密度为1.6（包含本数）至5.92以下（不包含本数）；总处理性能为1600或以上，且性能密度为3.2（包含本数）至5.92以下（不包含本数）图：BIS算力芯片管制细则GPU存储容量存储带宽 TeraLOPs Bitlength TPP 面积 性能密度 Rule RuleGB TbpsTeraLOPs*BitlengthTPP/面积 3A090.a 3A090.bH100 SXM 80 3.4 1979 8 15832 814 19.45 适用 不适用H20 SXM 96 4 296 8 2368 814 2.91 不适用 不适用L40S 48 0.9 733 8 5864 608 9.64 适用 不适用L40 48 0.9 362 8 2896 608 4.76 不适用 适用L20 48 0.9 239 8 1912 608 3.14 不适用 不适用L4 24 0.3 242 8 1936 295 6.56 适用 不适用L2 24 0.3 193 8 1544 295 5.23 不适用 不适用A100 SXM 40 1.6 312 16 4992 826 6.04 适用 不适用V100 SXM 16 0.9 125 16 2000 815 2.45 不适用 不适用RTX 4090 24 1 661 8 5288 609 8.68 适用 不适用RTX 4080 16 0.7 320 8 2560 379 6.75 适用 不适用AMD MI210 64 1.6 181 16 2896 770 3.76 不适用 适用AMD MI250X128 3.2 383 16 6128 1540 3.98 适用 不适用AMD MI300X192 5.6 2400 8 19200 2381 8.06 适用 不适用intel gaudi2 96 2.5 700 8 5600 826 6.78 适用 不适用图：主要算力芯片管控参数分析（TPP=算力*位宽，PD=TPP/芯片面积）备注：TPP（Total processing performance）PD（Performance Density）数据来源：君合、semianalysis、华金证券研究所 15请仔细阅读在正文之后的重要法律声明AI算力带动HBM成最强“辅助”平台英伟达 AMDA100 H100(SXM5)MI250X MI300(CPU+GPU)发布时间 2020.05 2022.03 2021.11 2023.01处理单元数量 6912 cuda核心 16896 cuda cores 14080 stream 处理器 NA制程节点 7nm 4nm 6nm 5nmHBM带宽 1.5TB/s 3TB/s 3.2TB/s NAHBM容量 40G 80G 128G 128GHBM配置 HBM2e*6 HBM3*5 HBM2e*8 HBM3*8接口 Pcle 4.0 SXM5 Pcle 4.0 Pcle 5.0封装形式 CoWoS CoWoS EFB CoWoS图：英伟达/AMD 部分AI服务器使用HBM情况A100 40GB A100 80GB A100 40GB A100 80GB H100 H100 H100 H100SPcle Pcle SXM SXM Pcle SXM NVL SXM容量（GB）40 80 40 80 80 80 192 120/144HBM版本 2 2E 2 2E 2E 3 3 3HBM颗数 5 5 5 5 5 5 12 5/6HBM层/颗 4/8+1 8+1 4/8+1 8+1 8+1 8+1 8+1 12+1带宽（GB/s）1555 1935 1555 2039 2039 3350 7800 3854/4301google google google google AMD AMD AMD AWSTPUv4i TPUv4 TPUv5i TPUv5 MI250 x mI300A MI300X Trainium/Inferentia 2容量（GB）8 32 16 64 128 128 192 32HBM版本 2 2 2E 3 2E 3 3 2EHBM颗数 2 4 2 4/6 8 8 8 2HBM层/颗 4+1 8+1 4+1 8+1 8+1 8+1 12+1 4+1带宽（GB/s）585 1200 819 2662/3993 3277 5325 5734 819图：英伟达HBM使用明细图：谷歌/AMD/AWS HBM使用明细数据来源：trendforce、semianalysis、华金证券研究所 16请仔细阅读在正文之后的重要法律声明AI算力带动HBM成最强“辅助”DGX A100数据表 DGX H100数据表GPU8个英伟达A100 80GB Tensor core GPU8个英伟达H100 Tensor Core GPUGPU显存 640GB 640GB性能 5 petaFLOPS AI 32 petaFLOPS FP810 petaOPS INT8英伟达NVSwitch 6 4X系统功耗 最大6.5千瓦 最高10.2kWCPU双路AMD Rome 7742，共128个核心;2.25GHz（基准频率）、3.4GHz（最大加速频率)双路x86系统内存 2TB 2TB图：英伟达AI服务器配置数据表9.00%15.40%10.00%12.70%11.30%15%0%2%4%6%8%10%12%14%16%2022 2023E 2024F 2025F 2026F 2027F全球AI服务器出货量年成长率预估图：20222027F 全球AI服务器出货量成长率预估（%）服务器 AI服务器 未来AI服务器服务器DRAM容量 500600GB 1.21.7TB 2.22.7TB服务器SSD容量 4.1 TB 4.1 TB 8TBHBM使用-320640GB 5121024GB图：各类服务器DRAM/SSD/HBM使用容量数据来源：英伟达官网、TrendForce、华金证券研究所A100 80GB SXMH100 80GB SXMTensor Float 32(TF32)312TFLOPS989teraFLOPSGPU显存 80GB HBM2 80GB HBM3GPU显存带宽 1935GB/s 3.35TB/s图：HBM升级后同等容量下GPU显存带宽显著提升，与算力同步 17请仔细阅读在正文之后的重要法律声明HBM供给侧趋势数据来源：TrendForce、华金证券研究所 从三大家HBM供给侧趋势看，HBM3及以上版本逐渐成为主流，从容量看24GB/32GB逐渐替代16GB成为主流配置；HBM4预计于2026年开始量产；工艺节点看，HBM3e 三星和海力士的制程节点为1 alpha，美光为1 beta；海力士与三星占据主要市场份额；假设2023年和2024年HBM单价分别为15美元/12美元，2024年HBM市场规模预计为120亿美元。2022年 2023F 2024FHBM3 8%39%60%HBM2e 70%50%25%其他 22%11%15%公司 2022年 2023E 2024FSK海力士 50%4649%4749%三星 40%4649%4749%美光 10%46%35%合计 100%100%100%图：三大家HBM公司产品Roadmap图：2022年2024年HBM产品结构占比（%，上）/三大家份额（%）2023年 2024年HBM需求量预计（亿GB）3.2 10假设HBM单价（美元/GB)15 12HBM市场规模测算（亿美元）48 120图：HBM市场规模（亿美元）18请仔细阅读在正文之后的重要法律声明目录0102040305HBM突破“内存墙”AI算力快速迭代，HBM为最强辅助HBM核心“连接”与“堆叠”，3D混合键合成趋势HBM核心设备材料，替代进行时06相关标的风险提示 19请仔细阅读在正文之后的重要法律声明HBM制造核心：TSV 和封装数据来源：3DIncites、华金证券研究所TSV创建,18%TSV露铜,12%FEOL,20%BEOL,20%封装,15%Bumping,3%测试,1%TSV创建损耗,7%封装损耗,4%图：3D封装成本分析（4层5mm*7mm存储颗粒+1层逻辑芯片），假设每层芯片封装的良率为99.5%在 正 常 厚 度 硅 晶 圆 中 创 建 T S V 所 需 的 所 有 工 艺 步 骤；露 铜：减 薄 晶 圆 和 T S V 露 铜 的 所 有 工 艺 步 骤。TSV创建与露铜（30%）前 端 工 艺FEOL（20%）后 端 工 艺 BEOL（20%）封装（15%）包 括 所 有 芯 片 焊 接，假 设 采 用 N C P 热 压 粘 合。图：HBM封装工艺步骤 20请仔细阅读在正文之后的重要法律声明HBM制造核心：TSV 和封装数据来源：sk海力士、华金证券研究所图：SK海力士量产行业首款12层HBM3 图：引线键合与TSV对比引线键合堆叠数量有限，布线空间利用率低芯片之间通过TSV连接，高空间利用率可实现高集成度和低功耗的运行 21请仔细阅读在正文之后的重要法律声明2.5D封装中TSV结构图数据来源：semincon talk、华金证券研究所逻辑芯片硅中介层Bump封装基板图：硅中介层部分的TSV放大结构图（2.5D和3D封装核心）22请仔细阅读在正文之后的重要法律声明HBM中TSV结构图数据来源：semicon talk、华金证券研究所图：TSV结构图 绝缘层：SiO2，TiO2等 阻挡层：SiN,TaN 等种子层：铜等图：HBM中TSV结构图 23请仔细阅读在正文之后的重要法律声明TSV 分类（按时间顺序）数据来源：semicon talk、华金证券研究所晶圆厂F E O L晶圆厂B E O LTSV在中间步骤先做有源器件，然后制作TSV，之后进行片内互联工艺TSV在第一步TSV先做，再做有源芯片及其互联TSV在最后一步先完成有源芯片和有源芯片片内互联，最后制作TSVTSV在第一步TSV在中间步骤TSV在最后一步图：TSV分类（按时间顺序分类）图：TSV分类（按时间顺序分类）24请仔细阅读在正文之后的重要法律声明TSV工艺流程（通用）数据来源：semicon talk、华金证券研究所孔形成阻挡沉积 种子层沉积 镀铜临时晶圆载片键合晶圆减薄露铜背面工艺 拆晶圆载片刻蚀设备 PVD PVD ECD沉积设备 TSV制造分为两种类型，孔底部不需要直接导电和孔底部需要直接导电连接，后者增加孔底部绝缘层去除。25请仔细阅读在正文之后的重要法律声明TSV工艺流程（应用于2.5D 硅中介层）图：2.5D TSV转接板异质集成结构图 图：TSV用作2.5D硅中介层工艺流程 RDL/微凸点加工：线宽小于1m的RDL，需要用到镶嵌（大马士革工艺）；线宽大于1m的RDL，可采用厚膜掩膜电镀加成式工艺实现 衬底减薄：无TSV孔：仅需要处理硅材料，只要保证平整度；有TSV孔：先将TSV从衬底背面露铜，考虑硅与TSV填充材料（铜）的同步研磨或抛光，控制不能导通或者污染硅衬底。数据来源：芯片三维互连技术及异质集成研究进展（钟毅等人）、elecfans、艾邦半导体、Semi Connect、华金证券研究所 26请仔细阅读在正文之后的重要法律声明TSV工艺流程（存储中3D堆叠用途）数据来源：SK海力士、华金证券研究所TSV形成金属化&Bump临时键合&衬底减薄TSV曝光&背面Bumping解除临时晶圆载片及黏贴承载薄膜堆叠 27请仔细阅读在正文之后的重要法律声明HBM制造工艺流程数据来源：SK海力士、华金证券研究所硅刻蚀TSV电镀液填充CMP后端金属化正面凸块形成晶圆回流焊 临时载片键合TSV曝光及背面钝化钝化CMP及TSV露铜背面凸块形成解键合承载薄膜 28请仔细阅读在正文之后的重要法律声明HBM工艺流程中所需设备TSV部分TSV孔形成 深反应离子刻蚀（DRIE）法进行通孔绝缘层阻挡/种子层化学气相沉积物理气相沉积铜填充 电镀设备，最核心难度最大CMP 化学和机械抛光CMP法去除多余的铜金属化Bumping正面凸点回流焊TSV要求晶圆减薄至50um晶圆减薄临时键合 键合设备晶圆减薄减薄设备背面钝化TSV露铜晶圆减薄（有TSV）CMP研磨抛光工序集合在一台设备内背面Bumping 凸块相关设备解Bonding 解键合设备切割 切片机DRAM芯片的堆叠固晶机（贴片设备手臂带加热，热压键合）凸块相关设备数据来源：华金证券研究所 29请仔细阅读在正文之后的重要法律声明HBM堆叠核心：MR-MUF(向上堆叠方式）数据来源：SK海力士、华金证券研究所 SK海力士表示，通过先进的MR-MUF堆叠技术加强了工艺效率和产品性能的稳定性；随着对高速高容量的需求不断增加，散热问题预计将成为HBM产品持续迭代的重大技术障碍；MR-MUF：将半导体芯片堆叠后，为了保护芯片和芯片之间的电路，在其空间中注入液体形态的保护材料，并固化的封装工艺技术。与每堆叠一个芯片铺上薄膜型材料的方式对比 工艺效率高，散热方面也更有效；具体步骤：1）连接芯片的微凸块采用金属塑封材料；2）一次性融化所有的微凸块，连接芯片与电路；3）芯片与芯片之间或者芯片与载板之间的间隙填充，绝缘和塑封同时完成金属塑封材料同时融化所有微凸块间隙填充、绝缘和塑封同时完成图：MR-MUF工艺流程 30请仔细阅读在正文之后的重要法律声明HBM堆叠核心：MR-MUF与TC-NCF对比 数据来源：SK海力士、华金证券研究所 TC-NCF在高温下通过间隙填充模塑渗透微凸块，同时需要外力；MR-MUF键合的关键技术：芯片翘曲控制；间隙填充-MUF材料；芯片翘曲控制和规模量产良率有关；MUF与芯片之间的空隙可靠性有关。图：MR-MUF图：TC-NCF 31请仔细阅读在正文之后的重要法律声明MR-MUF（Mass Reflow Molded Underfill）数据来源：semianalysis、华金证券研究所 MR-MUF：芯片之间用环氧模塑料作为填充材料，导热率比TC-NCF中的非导电薄膜高很多，鉴于GPU等高功率芯片散热管理的重要性，这是重要的优势之一；MR-MUF使用传统的倒装芯片大规模回流焊工艺堆叠芯片（整个吞吐量高得多）批量工艺堆栈整体执行一次回流焊。图：TC-NCF 与 MR-MUF 结温（实际半导体芯片的最高温度，器件结温越低越好）32请仔细阅读在正文之后的重要法律声明MR-MUF（Mass Reflow Molded Underfill）MR-MUF挑战一：控制芯片翘曲 对于非常薄的芯片实现高堆叠，如果翘曲太大，就会导致结形成不精确。而TCB的优点便是可以更好地解决翘曲的问题，这也是TCB成为HBM封装第一种主流技术的原因；英特尔在封装形式上相比OSAT封测厂和代工封装更广泛采用TCB，英特尔的专利细节较少，海力士的方法是在晶圆背面沉积一层预应力薄膜来控制翘曲，此前HBM封装多采用TCB。图：室温和高温下 芯片翘曲趋势图：芯片正常（上图）和芯片翘曲（下图）特征数据来源：semianalysis、华金证券研究所 33请仔细阅读在正文之后的重要法律声明MR-MUF（Mass Reflow Molded Underfill）MR-MUF挑战二：确保EMC填充没有空隙 底部填充的作用是为凸块提供支撑，但如果底填胶中存在空隙则会减弱支撑；同时更密集的凸块和更窄的间隙使HBM的底部填充胶的分布难度系数更高；SK海力士优化了3个方面：1）定制芯片面朝下的模塑工具；2）EMC点胶的方式；3）EMC不放置在两个stack之间，减少气流导致结构中滞留空气从而产生空隙。图：芯片面朝下（左）/晶圆级MUF点胶方式（右）/EMC放置的位置（下）数据来源：semianalysis、华金证券研究所 34请仔细阅读在正文之后的重要法律声明不同类型底部填充工艺数据来源：SK海力士官网、华金证券研究所毛细管底部填充模塑底部填充（EMC）后填充非导电胶非导电膜晶圆级底填非导电膜预填充工序分类EMC不同类型的底部填充工艺 35请仔细阅读在正文之后的重要法律声明晶圆级封装采用非导电膜NCF数据来源：Semicon talk，华金证券研究所倒装芯片封装工艺需要底部填充，保护凸块不受机械应力受损影响助焊剂点胶 倒装贴合 回流焊助焊剂清洗 底填点胶 固化图：倒装芯片需要底部填充工艺图：规模回流焊工艺（Mass Reflow）底部填充：使用环氧树脂模塑料EMC、胶和薄膜填充孔洞，实现接缝保护；芯片贴合3有3种主要方法：1）MR，2）TCNCP，3）LAB 预填充过程中，芯片级封装和晶圆级封装采用的填充方法有所不同，对于芯片级封装，可以选择NCP或者NCF，对于晶圆级封装，NCF被作为底部填充的主材。36请仔细阅读在正文之后的重要法律声明晶圆级封装，TC-NCF数据来源：SK海力士、华金证券研究所 NCF是一种在芯片之间使用薄膜进行堆叠的方法，NCF与MR-MUF相比，导热率较低；速度较慢；SK 海力士在HBM2e中使用 TC-NCF（Thermo Compression Non-Conductive Film）图：TC-NCF工艺流程晶圆上热压NCF晶圆热压同时切割胶带晶圆贴装同时去除覆盖薄膜切割选取覆盖UF薄膜的芯片与衬底贴合图：NCF 37请仔细阅读在正文之后的重要法律声明HBM堆叠技术发展趋势数据来源：SK海力士、华金证券研究所图：HBM 堆叠技术升级趋势SK海力士宣布HBM4采用 Hybrid Bonding 混合键合 38请仔细阅读在正文之后的重要法律声明HBM测试数据来源：高带宽存储器的技术演进和测试挑战（陈煜海等人）、华金证券研究所 HBM采用多层“已知良好堆叠芯片KGSD”设计，将4层或更多层的DRAM芯片堆叠在基础逻辑芯片上，每层KGSD采用大量的TSV和微凸块，对HBM产品的测试技术提出重要挑战；DRAM测试分为两部分：晶圆级测试：晶圆老化WLBI、高低温测试和存储修复等 封装级测试：高低温条件下的功能、电性能、电参数以及老化应力测试等；HBM测试流程：晶圆级测试，针对DRAM芯片和逻辑芯片，增加逻辑芯片测试；KGSD测试：包括老化应力测试、高低温条件下的功能、电性能和电参数测试等；HBM KGSD裸片测试的挑战主要包括逻辑芯片测试、动态向量老化应力测试、TSV测试、高速性能测试、PHYI/O测试以及2.5D SIP测试图：DRAM测试流程和HBM测试流程对比 39请仔细阅读在正文之后的重要法律声明目录0102040305HBM突破“内存墙”AI算力快速迭代，HBM为最强辅助HBM核心“连接”与“堆叠”，3D混合键合成趋势HBM核心设备材料，替代进行时06相关标的风险提示 40请仔细阅读在正文之后的重要法律声明Hybrid Bonding 混合键合 海力士正在加速开发新工艺“混合键合”，截止目前，HBM的DRAM芯片之间通过“微凸块”材料进行连接，通过混合键合，芯片可以在没有凸块的情况下连接，从而显著减小芯片的厚度；当间距小到20um以内，热压键合过程中细微倾斜使得钎料变形挤出而发生桥连短路，难以进一步缩减互联间距；HBM芯片标准厚度为720um，预计2026年左右量产的第六代HBM4需要纵向垂直堆叠16层DRAM芯片，当前的封装技术很难让客户满意，所以混合键合的应用被认为是必然的趋势；2023年海力士用于第三代HBM产品（HBM2e）测试混合键合技术，规格低于HBM4产品；同时海力士拟计划将新一代的HBM与逻辑芯片堆叠在一起，取消硅中介层。图：海力士HBM2e（8层堆叠）混合键合工艺通过可靠性测试图：海力士HBM4规划取消硅中介层数据来源：芯智讯、businesskorea、华金证券研究所 41请仔细阅读在正文之后的重要法律声明Hybrid Bonding 混合键合混合键合Wafer to Wafer晶圆对晶圆Chip to Wafer芯片对晶圆两片晶圆经过CMP后直接贴合第一片晶圆CMP切割选取有效芯片置于底座中第二片晶圆CMP，有效芯片对齐贴合研磨第一片晶圆CMP切割选取有效芯片置于底座中第二片晶圆图案化（曝光显影），刻蚀等有效芯片贴合下一代混合键合（高精度和高吞吐量）CEA-Leti数据来源：CEA-Leti、华金证券研究所 42请仔细阅读在正文之后的重要法律声明数据来源：芯片三维互连技术及异质集成研究进展（钟毅等人）、华金证券研究所Hybrid Bonding混合键合 晶圆面对面混合键合晶圆背面减薄背面露铜沉积绝缘层和Cu再次与另一芯片Cu-Cu键合并重复工艺，实现堆叠台积电无凸点混合键合三维集成 芯 片晶 圆 键 合 后 再 背 面 露 铜 背 面 露 铜 后 再 进 行 芯 片-芯 片 键 合晶圆临时键合于玻璃载板芯片背面减薄背面露铜沉积绝缘层和Cu晶圆与载板解键合后切割成单颗芯片单颗芯片分别进行Cu-Cu键合实现堆叠 与台积电传统的微凸点3D TSV集成对比，无凸点SoIC集成的12层存储器在垂直方向上的尺寸下降高达64%，带宽密度增加28%，能源消耗下降19%；无凸点3D集成技术可实现超高密度的芯片垂直互连，继续推动芯片向高性能、微型化和低功耗方向发展。43请仔细阅读在正文之后的重要法律声明混合键合3D封装核心数据来源：未来半导体、IEEE Xplore、AMAT、华金证券研究所 混合键合定义：混合键合是一种永久键合，将介电键合（SiOx）与嵌入式金属（Cu）结合起来互联，形成电介质和金属-金属键；使用紧密嵌入电介质中的微小铜焊盘可以提供比铜微凸块多1000倍的I/O连接。支持3D封装和先进的存储立方体更高的互连密度；混合键合可以实现低于10um的键合间距，当接近10um尺寸时，带有焊锡尖端的铜凸块会遇到可靠性问题，从而导致转向混合键合。图：（TSV+凸块）键合方式（左）、Cu-Cu混合键合方式（右）图：键合方式演变图：先进封装可显著提升I/O密度 44请仔细阅读在正文之后的重要法律声明混合键合分类（W2W与D2W）数据来源：3DIncites、华金证券研究所 混合键合分类：晶圆到晶圆（Wafer-to-Wafer）：两个制造好的晶圆直接键合在一起，W2W提供更高的对准精度、吞吐量和键合良率，目前绝大多数混合键合通过W2W完成，比较典型的是长江存储3D NAND Xstacking技术的突破；芯片到晶圆（Die-to-Wafer）：将切割好的Die贴到另一个完成的晶圆上，与晶圆上的Die实现键合，可以分为两类：可以按顺序一颗一颗放置到另一片产品晶圆的对应位置上，位置精度会提高；将切割好的Die用临时键合的方式粘贴到Carrier晶圆上，整个晶圆与另一片晶圆键合再解键合，类似传统的W2W。颗粒仍然在晶圆上等离子体活化；清洗，贴合研磨，减薄图：晶圆对晶圆混合键合（W2W）图：芯片对晶圆混合键合（切割好临时键合至Carrier晶圆，贴合完成后解键合，类似W2W）图：芯片对晶圆混合键合（一颗一颗贴合）45请仔细阅读在
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