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敬请参阅最后一页特别声明 1 摩尔定律发展放缓，先进制程工艺逐渐逼近物理极限，进一步缩小特征尺寸变得特别困难，众多 厂商开始将研发方向由先 前的“如 何把 芯片 变得 更小”转变 为“如 何把 芯片 封得 更小”。先进 封装 因其 具备 高经 济效 能、高封 装密 度以 及高度集 成的 优势，目前 正 进入 快速 发展 的 阶段。晶圆厂在刻蚀等前道步骤的硅通孔技术上积累丰富，因而在 2.5D/3D 封装技术方面较为领先；而以日月光为代表的后道封装厂商则更熟悉异质异构集成，在系统级封装的发展方面更有优势。先 进 封 装应 用广 泛，是 实现 Chiplet 设计的基础。在 Chiplet 设计 方案 中，不同 的 die（芯 片裸 片）之间 采用 先进封 装互 联。目前，先进封装向连接密集化、堆叠多样化和功能系统化方向发展主要依赖四大要素：凸块（Bump）、重布线层（RDL）、晶 圆（wafer）以及 硅通孔（TSV）技术。其中，RDL 和 TSV 分别起到横向及纵向电气延伸的 作用，Bump 及晶圆级封装主要起到缩小封装尺寸，提升单位体积性能的作用。目前主流的先进封装方案包括 倒装封装（FC）、晶圆级封装、扇出型封装（Fan Out）、2.5D/3D 封装以及系统级封装（SiP）。根据 Yole 及集微咨询数据，倒装 封装 技术 是目 前市 场份 额最 大的 板块，2022 年全球倒装封装技术市场规模为290.9 亿美 元，占比 达76.7%。未来 3D 封装有望快速成长，份额有望快速提升。AI 加 速落 地，带 动先 进封 装需 求快 速增 长。先进封装 在 高算力芯片 上优势显著：HBM 方案的提出，解决 了存储 内存速率瓶颈 的问题；AMD 的新款算力芯片 MI300 由 13 个小芯片堆叠而成，采用堆叠子模块的方式进一步提升性能；CoWoS 技术在 GPU 芯片的批量应用，解决了 互联密度的问题。目前，伴随 AI 相关应用的加速落地，对于算力芯片的需求快速提升，与之配套的先进封装需求快速增长。目前 CoWoS 的发明者台积电计划斥资 900 亿新 台币 设立生产先进封装的晶圆厂以满足日益饱满的订单，其他海外大厂也在加快布局，以满足日益增长的先进封装需求。我 国 先 进封 装 快速发展且 潜力巨大。我国先进封装市场快速成长，据中国半导体行业协会统计及集微咨询数据，预计 2023 年中国先进封装市场规模预计达 1330 亿元，2020-2023 年 4 年的复合增长率约为 13.8%。但是，目前国内先进封装市场占比仅为 39.0%，与全 球先 进封 装市 场占 比（48.8%）相比 仍有 较大 差距，尚有 较大 提升 空间。目前，由于 制裁 不断 升级，国内 先进 制程 发展 受阻，Chiplet 设计及先进封装制造有希望成为国产替代的突破口，我国先进封装产业有望 进入发展快车道。周 期 复 盘：行业 触底 持续 进行，底部 反转 或将 到来。封测 厂营 收与 半导 体销 售额 呈高 度拟 合关 系，受下 游需 求 侧不景 气的 影响，封测 厂商 稼动 率底 部承 压。但是，我们 判断 拐点 或将 出现，部分 设计 厂商 目前 已从“被 动补 库存”阶段陆续进入“主动去库存阶段”，封测厂商稼动率已有回暖迹象。展望未来，芯片设计公司库存压力将有 望 随下游需求边际向好而继续改善，待需求底部反转后，由于封测公司在产业链中的位置相对靠后，封测公司有望 率先收益。此外，由于封测行业重资产属性强，进入上行周期后，有望表现更高的利润弹性。封测厂：建议积极关注先进封装 占比高的 长电 科技、通富 微电、甬矽 电子 等。先进封装产能积极扩张，与之相关的 设备产业链有望率先受益：建议积极关注 华海清科、新益昌等。半导体行业景气度复苏不及预期、市场竞争加剧以及先进封装市场规模增长不达预期的风险。行业深度研究 敬请参阅最后一页特别声明 2 内容目录 一、先进封装：后摩尔时代提升系统性能的关键路径.5 1.1、摩尔定律放缓，先进封装接力先进制程助力持续发展.5 1.2、先进封装发展迅速，各路线百花齐放.7 1.3、Chiplet 助力 AI 算力芯片持续发展.12 二、行业周期：触底持续进行，底部反转或将到来.14 三、海外大厂技术布局.17 3.1、台积电.17 3.2、英特尔.19 3.3、三星.21 3.4、日月光.22 3.5、安靠.23 四、投资建议.24 4.1、封测厂.24 4.2、先进封装设备.30 五、风险提示.36 图表目录 图表 1：集成电路的两大发展路线.5 图表 2：摩尔定律发 展放缓.5 图表 3：封装产业进入先进封装发展阶段.5 图表 4：封测技术发展阶段及代表封装形式.6 图表 5：先进封装具备 I/0 数量多、体积小和高度集成的优势.6 图表 6：先进封装有望助力集成电路翻越制约持续发展的四座“高墙”.7 图表 7：2023 年全球封测市场规模将达 822 亿美元.7 图表 8：2023 年中国大陆封测市场规模将达 2807 亿元.7 图表 9：2026 年全球先进封装市场渗透率将超过 50%.8 图表 10：中国大陆先进封装市场渗透率较低.8 图表 11：全球各先进封装技术市场规模（亿美元）.8 图表 12：金凸块工艺流程.9 图表 13：铜柱凸块工艺流程.9 图表 14：铜镍金凸块工艺流程.9 图表 15：电镀焊锡凸块工艺流程.9 图表 16：RDL 工艺流程.10 1ZAZzQtOsRpOqOoNrMoRpO7NaOaQtRnNnPmPjMpPzRkPoMoPbRrQrPvPmOpRuOqMxO行业深度研究 敬请参阅最后一页特别声明 3 图表 17：TSV 工艺流程.10 图表 18：先进封装的四要素.10 图表 19：倒装封装与传统封 装对比图.11 图表 20：晶圆级封装工艺流程.11 图表 21：扇入/扇出型封装结构示意图.11 图表 22：2.5D/3D 封装结构示意图.11 图表 23：系统级封装具备开发周期更短、良率更高、成本更低的优势.12 图表 24：Chiplet 技术相比 SoC 技术每个模块可以采用不同的工艺.12 图表 25：Chiplet 提高良率和集成度，降低成本，加速芯片迭代.13 图表 26：Chiplet 提升芯片良率.13 图表 27：HBM 解决了内存速率瓶颈的问题.13 图表 28：AMD MI300 剖面图.14 图表 29：封测厂业绩情况与半导体销售额拟合程度高.15 图表 30：移动通信和计算机是 2022 年半导体最大的 两个下游应用终端产品.15 图表 31：2023 年全球 PC 出货量预计 2.68 亿台.16 图表 32：2023 年全球智能手机出货量预计 13.4 亿台.16 图表 33：国内模拟芯片设计公司存货（亿元）.16 图表 34：国内数字芯片设计公司存货（亿元）.17 图表 35：封测公司固定资产折旧占主营业务成本比例高.17 图表 36：台积电 3D Fabric 系列产品.18 图表 37：台积电 CoWoS 结构示意图.18 图表 38：台积电 SoIC 与 CoWoS/InFO 的关系.19 图表 39：英特尔 EMIB 结构示意图.20 图表 40：英特尔 Foveros 结构示意图.20 图表 41：英特尔 ODI 结构示意图.21 图表 42：三星 I-Cube S 结构示意图.21 图表 43：三星 I-Cube E 结构示意图.21 图表 44：三星 H-Cube 结构示意图.22 图表 45：三星 X-Cube 结构示意图.22 图表 46：日月光 VIPack先进封装平台.22 图表 47：日月光 FOPoP 及 FOCoS 结构示意图.23 图表 48：日月光 FOPoP-Bridge 及 FOSiP 结构示意图.23 图表 49：光纤集成的演变历程.23 图表 50：安靠先进封装技术.24 图表 51：2022 年海内外主要封测厂商营收排名.25 行业深度研究 敬请参阅最后一页特别声明 4 图表 52：2022 年长电科技实现营收 337.62 亿元，同比增长 10.69%.26 图表 53：2022 年长电科技实现归母净利润 32.31 亿元，同比增长 9.20%.26 图表 54：通富微电产线详情.26 图表 55：2022 年通富微电实现营收 214.29 亿元，同比增长 35.52%.27 图表 56：2022 年通富微电实现归母净利润 5.02 亿元，同比下降 47.53%.27 图表 57：华天科技五大基地主要封装类型及应用.27 图表 58：2022 年华天科技实现营收 119.06 亿元，同比下降 1.58%.28 图表 59：2022 年华天科技实现归母净利润 7.54 亿元，同比下降 46.74%.28 图表 60：甬矽电子主营产品及主要客户.28 图表 61：2022 年甬矽电子实现营收 21.77 亿元，同比增长 5.96%.29 图表 62：2022 年甬矽电子实现归母净利润 1.38 亿元，同比下降 57.11%.29 图表 63：甬矽电子先进封装产品营收拆分（百万元）.29 图表 64：2022 年晶方科技实现营收 11.06 亿元，同比下降 21.62%.30 图表 65：2022 年晶方科技实现归母净利润 2.28 亿元，同比下降 60.45%.30 图表 66：国内外先进封装涉及前道及后道设备厂商梳理.30 图表 67：2022 年华海清科实现营收 16.49 亿元，同比增长 104.86%.31 图表 68：2022 年华海清科实现归母净利润 5.02 亿元，同比增长 152.98%.31 图表 69：华海清科 CMP 设备业务营收占比高，毛利率持续增长.31 图表 70：2022 年芯碁微装实现营收 6.52 亿元，同比增长 32.51%.32 图表 71：2022 年芯碁微装实现归母净利润 1.37 亿元，同比增长 28.66%.32 图表 72：芯碁微装主营业务收入稳步增长.32 图表 73：2022 年芯源微实现营收 13.85 亿元，同比增长 67.12%.33 图表 74：2022 年芯源微实现归母净利润 2.00 亿元，同比增长 158.77%.33 图表 75：芯源微光刻工序涂胶显影设备营收稳步增长，收入贡献过半.33 图表 76：2022 年新益昌实现营收 11.84 亿元，同比下降 1.08%.34 图表 77：2022 年新益昌实现归母净利润 2.05 亿元，同比下降 11.76%.34 图表 78：2022 年奥特维实现营收 35.40 亿元，同比下降 72.94%.34 图表 79：2022 年奥特维实现归母净利润 7.13 亿元，同比增长 92.25%.34 图表 80：2022 年大族激光实现营收 149.61 亿元，同比下降 8.40%.35 图表 81：2022 年大族激光实现归母净利润 12.10 亿元，同比下降 39.35%.35 图表 82：2022 年光力科技实现营收 6.14 亿元，同比增长 15.89%.36 图表 83：2022 年光力科技实现归母净利润 0.65 亿元，同比下降 44.56%.36 图表 84：2022 年耐科装备实现营收 2.69 亿元，同比增长 8.19%.36 图表 85：2022 年耐科装备实现归母净利润 0.57 亿元，同比增长 7.68%.36 行业深度研究 敬请参阅最后一页特别声明 5 1.1、摩 尔定 律放 缓，先进 封装 接力 先进 制程 助力 持续 发展 摩尔定律发展放缓，集成电路产业寻求新的发展路线。根据 摩尔 定律，集成 电路 上可 以容纳的晶体管数目在大约每经过 18 个月到 24 个月便会增加一倍，处理器性能大概每两年翻一 倍，同时 价格 下降 为之 前的 一半。集成 电路 产业 主要 沿着 两条 技术 路线 发展：一是 延续摩尔定律，芯片向小型化发展。通过缩小 CMOS 器件的晶体管尺寸来增加芯片的晶体管数量，进而 提升 芯片 性能。二是 超越 摩尔 定律，采取 先进 封装 技术 将模 拟、光电、传感 等集成在一个系统内，实现系统的性能提升和功能融合。目前，先进制程工艺逐渐逼近物理极限，越来 越多 的厂 商开 始将 研发 方向 由先 前的“如 何把 芯片 变得 更小”转变 为“如 何把芯片封得更小”，先进封装逐渐成为行业发展重点。图表1：集成电路 的两 大发 展 路线 图表2：摩 尔 定 律发 展放 缓 来源：先进封装技术的发展与机遇，国金证券研究所 来源：The Next Platform，国金证券研究所 先进封装 正 进入 快速 发展 的 阶段。集成电路封装行业大致划分为五个发展阶段。第一阶段为通孔插装时代，以 DIP、SIP 技术为代表。第二阶段是表面贴装时代，该阶段以 LCC、SOP 为代 表，用引 线替 代第 一阶 段的 引脚 并贴 装在 PCB 板上，相对 而言 封装 体积 减少、封装密度有所提高。第三阶段是面积阵列时代，开始出现 BGA、CSP、FC 等先进封装技术，这一阶段是目前全球封测厂商所处的主流技术阶段，此阶段引线已被取消，在封装体积大幅缩减的同时提升了系统性能。封装技术的第四阶段，工艺从单芯片变为多芯片、从封装元件演化为封装系统，MCM、SiP、Bumping 等技术发展迅速。此后，微机电机械系统封 装（MEMS）、硅通 孔（TSV）、扇出 型封 装（Fan-Out）等立 体结 构型 封装 技术 相继 出现，带动封装产业链进入复杂集成时代。图表3：封 装 产 业进 入先 进封 装发 展阶 段 来源：国金证券研究所 行业深度研究 敬请参阅最后一页特别声明 6 图表4：封 测 技 术发 展阶 段及 代表 封装 形式 阶段 封装形式 具 体 典 型的封装形式 第一阶段 通孔插装型封装 晶体管封装（TO)、陶瓷双列直插封装（CDIP)、塑料双列直插封装（PDIP）、单列直插式封装（SIP)等 第二阶段 表面贴装型封装 塑料有引线片式载体封装（PLCC）、塑料四边引线扁平封装（PQFP)、小外形表面封装（SOP)、无引线四边扁平封装（PQFN)、双边扁平无引脚封装（DFN）等 第三阶段 球栅阵列封装（BGA)塑料焊球阵列封装（PBGA)、陶瓷焊球阵列封装（CBGA)、带散热器焊球阵列封装（EBGA)、倒装芯片焊球阵列封装（FC-BGA）等 晶圆级封装（WLP)芯片级封装（CSP)引线框架型 CSP 封装、柔性插入板 CSP 封装、刚性插入板 CSP 封装、圆片级 CSP 封装等 第四阶段 多芯片组封装（MCM)多层陶瓷基板（MCM-C)、多层薄膜基板（MCM-D)、多层印制板（MCM-L)等 系统级封装（SiP）、芯片上制作凸点（Bumping）等 第五阶段 晶圆级系统封装-硅通孔（TSV）、扇出型集成电路封装（Fan-Out）、三维立体封装（3D）等 来源：艾森股份招股说明书，国金证券研究所 对比传统封装技术，先进封装 I/O 数量多、体积小 且 高度集成 化。在传统的封装技术中，晶圆被切割 后通过引线键合的方式实现互联，起到保护芯片的作用。而外 部封装 则是 通过导线架或导线载板与 PCB 基板 进行 连接，这种 封装 形式 结构 简单、成本 低廉。但随 着集 成电路产业的高速发展，市场对于电子设备的小型化、系统化 和信息传递速度等的 要求不断提高，先进封装逐渐成为行业主流技术。先进封装运用凸块等工艺，采用倒装等键合方式替代传统的引线键合，在缩短互联距离的同时提高 I/O 密度，具有 更高 的存 储带 宽和 更好的散 热效 率。同时 封装 对象 由单 裸片 发展 为多 裸片，芯片 组合 由单 类型、平面 排布 向多 功能、立体堆叠演变，显著提高了封装空间利用率和芯片系统性能。图表5：先 进 封 装具 备 I/0 数量多、体积小和高度集成的优势 传统封装 先进封装 Fan-Out WLP 2.5D/3D 系统内存宽带 低 中 高 芯片能耗比 低 高 高 芯片厚度 高 低 中 芯片发热 中 低 高 封装成本 低 中 高 性能 低 中 高 形态 平面、芯片之间缺乏高速互联 多芯片、异质集成、芯片之间高速互联 功能 芯片保护、电气连接 缩短互联距离、提升功能密度、异质异构集成 来源：国金证券研究所 集成电路发展受阻，先进封装或为破墙首选。当前集成电路的发展面临着“存储墙、面积墙、功耗墙 以及 功能墙”四座高墙的制约。存储墙：全球 计算算力 约每两年增长 3.1 倍，而存 储带 宽每 两年 增长 1.4 倍，存储 器带宽 增长速度 明显 落后处理器。为了突破“存储墙”，业界提出了近存计算 方案，通过 先进封装为基础的 超短互连技术实现存储器和处理器间的 近距离数据 搬 运，其 算力和精度更高。面积墙：目前光刻机 所能支持的最大曝光区域面积是 26mm*33mm，增加 光罩 面积 来提升晶体管集成数量 的话方案成本极 高，而采用先进封装技术 集成多颗芯 片 则 是 目 前主流的低成本破局方案。功耗墙：随着芯片算力需求的提升，GPU/CPU 芯片热设计功耗逐年增大，或将 突破 千瓦级，需更为先进的冷却技术 以支持散热 需要。行业深度研究 敬请参阅最后一页特别声明 7 功能墙：在单个芯片衬底上可实现的功能有限，通过先进封装的多芯片异质集成技术将计算、存储、传感等功能元件集成起来，可以突破单衬底的功能限制。图表6：先 进 封 装有 望助 力 集 成电 路 翻越 制约持续发展的 四座“高 墙”来源：先进封装技术的发展与机遇，国金证券研究所 1.2、先进封装 发 展迅 速，各路线百花齐放 集成电路 封测 市场规模 逐年 增长。根据 Yole 及集微咨询 的 统计 数据，2022 年全球 封测市场规模为 815.0 亿美元，同比增长 4.9%，预计 到 2026 年市场规模 有望 达 961.0 亿美元，2022 年-2026 年 CAGR 为 4.2%。中国 大陆 作为封测 产业的三大市场之一，市场规模 呈增长趋势。据中国半导体行业协会以及 集微咨询 数据，2022 年中国 大陆封测 市场规模为 2995.0亿元，预计 到 2026 年市场规模 有望 达 3248.4 亿元。图表7：2023 年全球封测 市场规模 将达 822 亿 美元 图表8：2023 年中国大陆封 测市场规模 将达 2807 亿元 来源：Yole，集微咨询，国金证券研究所 来源：中国半导体行业协会，集微咨询，国金证券研究所 先进 封装 市场规模及占比持续提升，中国大陆 先进封装 占比 有 望不断 提高。据 Yole 及集微咨询数据，2022 年全球先进 封装 市场规模为 378.0 亿美 元，到 2026 年全球 先进封装 市场规模达 482.0 亿美元，2022 年-2026 年全球先进 封装 市场规模 CAGR 为 6.3%，先进 封 装占比 有望 突破 50%。中国大陆的先进 封装 市场规模 有望快速成 长，据中国半导体行业协会统计 及集微咨询数据，2020 年 中国大陆 先进封装市场规模为903 亿元，市场占比仅为36%，预计 2023 年中国 先进封装 市场规模 预计 达 1330 亿元，2020-2023 年 4 年的 复合 增长 率 约为 13.8%。但是，目前 国内 先进 封装 市场占比 仅 为 39.0%，与全 球先 进封 装市 场 占比（48.8%）相比仍有较大差距，有较大提升潜力。0%5%10%15%20%25%03006009001200 YOY%-15%-5%5%15%25%01200240036004800 YOY%行业深度研究 敬请参阅最后一页特别声明 8 图表9：2026 年全球先进封装 市场 渗透 率将 超过50%图表10：中 国 大 陆先 进封 装市 场渗 透率 较 低 来源：Yole，集微咨询，国金证券研究所 来源：集微咨询，国金证券研究所 先进封装市场以倒装工艺为主，未来 3D 先进 封装技术占比将进一步提升。根据 Yole 及集微咨询 数据，倒装（FC）封装 技术 是目前 市场份额最大的板块，2022 年 全球 倒装封装技术市场规模为 290.9 亿美 元，占比 达 76.7%，到 2026 年其市场 规模 有望增加至 340.32 亿美元。其他高阶的封装形式（如 Fan-Out、3D Stacked）占比将有所提升，其中 3D Stacked技术市场规模增长速度最快，2019 年-2026 年期间的复合年增长率 为 22.7%，预计 2026 年市场份额将达到 15.3%。图表11：全球各 先进 封装 技术 市场 规模（亿美元）来源：Yole，集微咨询，国金证券研究所 先进封装的四大要素推动着封装技术向连接密集化、堆叠多样化和功能系统化方向发展。1）凸块（Bump）技术运用于倒装封装中，是早期先进封装区别于传统封装的一个显著特征。该工艺通过在晶圆或芯片表面焊接球状或柱状金属 凸点来实现 界 面 间 的 电气互联和应力缓冲。随着技术进步，凸块尺寸越来越小，发展出不需要凸块的混合键合（Hybrid Bonding）互联方式，连接密度大幅提升。根据凸块材料的不同，凸块工艺可分为四类：1.金凸 块工 艺：（1）溅镀，用高速离子对金属进行轰击，使其表面沉积一层金属层；（2）上胶，在晶圆表面涂一层光刻胶，再通过光模板进行曝光，浸入显影液后胶部分溶 解，从而 在光 刻胶 上对 凸块 位置 开窗；（3）电镀，将晶 圆浸 入电 镀液，在电 流差的作用下金属离子移动到开窗位置形成凸块；（4）去胶、蚀刻，去除 多余 的光 刻胶 并通过蚀刻去除凸块周围的金属层。2.铜柱 凸块 工艺：（1）再钝 化，在晶 圆上 的凸 块位 置附 近涂 抹聚 合物 或金 属形 成钝 化层，以提供芯片保护及结构支撑作用；（2）溅 镀；（3）上 胶；（4）电 镀；（5）去胶、蚀刻；（6）回流，运用助焊剂对焊料进行多次回流，形成光滑的截球形凸块。0%5%10%15%20%0100200300400500 YOY%0%20%40%60%80%100%01002003004005002019 2020 2021 2022 2023E 2024E 2025E 2026EFan-Out WLCSP Flip-chip 3D Stacked ED行业深度研究 敬请参阅最后一页特别声明 9 图表12：金 凸 块 工艺 流程 图表13：铜柱凸块 工艺流程 来源：颀中科技 官网，国金证券研究所 来源：颀中科技 官网，国金证券研究所 3.铜镍金凸块工艺：工艺流程与金凸块工艺流程相似，区别在于（1）铜镍金凸块的表面 面积 更大，改变 了芯 片的 部分 线路 结构，键合 灵活 性更 高；（2）凸块 中铜 占比 较高，大幅降低成本和导通电阻。4.锡凸块工艺：工艺流程与铜柱凸块工艺流程相似，区别在于（1）球体体积更大，是铜柱凸块尺寸的 3-5 倍，可焊 性更 强（也 可以 采用 电镀 工艺 回流 形成 大直 径锡 球）；（2）分为电镀焊锡和植球焊锡两类，前者尺寸更小，可用于小尺寸封装，后者使用更大的焊锡球来形成接点，可以 增加元件与基板底材之间的距离，缓冲 基板与元件间因热膨胀差异 而产生的应力，增加元件的可靠性。图表14：铜 镍 金 凸块 工艺 流程 图表15：电 镀 焊 锡凸 块工 艺流 程 来源：颀中科技 官网，国金证券研究所 来源：颀中科技 官网，国金证券研究所 2）重布 线层（RDL）技术 是用 于水 平方 向电 气延 伸和 互联 的技 术。由于 I/0 触点通常分布 芯片 四周，如果 直接 进行 倒装 封装 会因 为引 线过 少或 过密 影响 连接 效果，而 RDL通过对芯片上的触点进行重新布局和导电，改变芯片管脚的 分布或将管 脚 引 出 到 外围宽松的区域，从而降低封装难度并增加 I/O 引脚数量。RDL 工艺需要曝光、PVD 等设 备，具体 工艺 流程 如下：（1）再钝 化形 成绝 缘层 并开 口；（2）利用旋涂膜技术涂覆烘烤后形成种子层；（3）上光刻胶，曝光显影后形成线路图再 电镀 铜垫；（4）去胶、刻蚀；（5）第一 层布 线完 成后 重复 步骤，开始 形成 第二 层。3）晶圆（wafer）技术 是先 进封 装在 封装 对象 层面 实现 突破 的工 艺基 础。在传 统封 装中，裸片先进行切割分片再各自封装，而晶圆级封装（WLP）则是在晶圆 的基础上直接封装再进行切割分片，封装面积与裸片一致，可以提高封装效率并降低封装成本。行业深度研究 敬请参阅最后一页特别声明 10 图表16：RDL 工艺流程 图表17：TSV 工艺流程 来源：SMT，国金证券研究所 来源：SMT，国金证券研究所 4）硅通 孔（TSV）技术 是在 垂直 方向 上进 行电 气延 伸和 互联 的技 术，也是 实现 三维 立体堆叠和系统集成的基础。该技术通过在硅中介层或芯片中插入垂直的金属填通孔，短距离连接上下层芯片，可以实现高带宽低延时的信息传递，被大量应用于系统级封装（如 2.5D/3D 封装）。TSV 工艺需要 DRIE、CVD、PVD、CMP 等设备，具体工艺流程如下：（1）通 孔刻 蚀，运用激 光刻 蚀、湿法 刻蚀 或深 反应 离子 刻蚀 技术 在硅 片上 打孔；（2）在硅 孔内 形成 绝缘层，防止 通孔 间漏 电或 串扰；（3）运用 物理 气相 沉积 等方 法形 成阻 挡层 和种 子层；（4）运用电镀工艺在通孔内填充铜、钨、多晶硅等金属材料；（5）运用 CMP 工艺对晶圆片进行 抛光 减薄；（6）使用粘合剂、金属或氧化物实现多层硅芯片的堆叠和键合。图表18：先 进 封 装的 四要 素 来源：国金证券研究所 倒装 封装：是直接在芯片 I/O 焊盘上或 RDL 重布线层上沉积凸块，然后将芯片电气面朝下，倒扣在封装衬底上实现电气互联的封装技术。与传统封装引线键合（Wire Bonding）方式 相比，倒装 技术 大幅 缩短 了互 联距 离，电阻 电感 更小，芯片 电性 能和 散热 性更 好。同时紧凑的结构排布使得封装具有更小的尺寸和更强的抗冲击性，对于移动设备和工业应用等领域具有重要意义。行业深度研究 敬请参阅最后一页特别声明 11 图表19：倒 装 封 装与 传统 封装 对比 图 图表20：晶 圆 级 封装 工艺 流程 来源：SK 海力士，国金证券研究所 来源：Semiconductor Engineering，国金证券研究所 晶圆级封装：是对整片晶圆进行封装测试后再切割得到单个成品芯片的技术。对比 传统 封装先切割晶圆再逐个封装的流程，晶圆级封装技术直接在晶圆上完成封测程序后进行批量化切割，封装与芯片制造融为一体，大幅缩减生产成本。同时该类封装不需要引线框架、基板等介质，可以最大程度地提高封装效率，封装后的芯片尺寸与裸片一致。扇出 型封 装：晶圆 级封 装分 为扇 入型 封装（Fan-in）和扇 出型 封装 两种，扇入 型封 装利 用RDL 层将电信号向内扩展至芯片中心，封装尺寸基本等于芯片尺寸，可容纳的I/O 数量较少，多用 于小 型便 携产 品。但随 着技 术进 步，对于 芯片 I/O 数量的要求不断提升，扇出 型封装 应运 而生。扇出 型封 装是 在芯 片的 范围 之外 利用 RDL 重布 层，将电 信号 向外 扩展 至芯片外的区域（扇出区），因此可以连接更多引脚。相比于扇入型，扇出型封装具有更好 的扩展 能力、电气 性能 和热 性能，多用 于基 带处 理器、射频 收发 器、5G、医疗 器件 处理 器等低耗高频高速的设备中。图表21：扇入/扇出 型封 装结 构示 意图 图表22：2.5D/3D 封装结构示意图 来源：国金证券研究所 来源：Semiconductor Engineering，国金证券研究所 2.5D/3D 封装：2.5D 封装和 3D 封装是 多芯片 立体 堆叠 的封装 技术。两者的 主要区别在于电互联的实现方式，2.5D 封装 是在 中介 层（interposer）上 打孔布线 来展开水平互联，3D封装 则是 直接在芯片上打孔布线 实现垂直方向的上下层连接。从制造结构来看，2.5D 封装的芯片倒扣在中介层（interposer）之上，通过 一系 列的 微凸 块和 硅通 孔实 现不 同功 能裸片和基底之间的连接，具有高密度、低功耗和低延迟的特性。而 3D 封装不需要中介层，芯片通过 TSV 多层垂直堆叠直接实现高密度互连，提高了 IC 的性能；同时因为它允许更加紧凑的布线设计，减少了信号传输的阻力，降低了 IC 的 功耗。系统级封装（System in Package,SiP）：是将多种功能芯片（包括处理器、存储器等）集成在一个封装内，从而实现完整功能的封装方式。目前 电路 集成 化的 实现 主要 有系 统级 封装和系统级芯片（System on a Chip，SoC）两条技术路径。SoC 是将具有不同功能的元器件整合在单个芯片中的技术，一颗芯片即为一个高度集成系统，其信息传递效率更高、体积 更小，缺点 在于 其设 计开 发的 周期 更长，技术 性要 求更 高，开发 成本 更高，因此 多应用于对运算功能要求高的高单价 GPU、HPC 等。而系统级封装是将单颗功能复杂的 SoC 集成芯片剥离成多个具有特定功能的芯片（Chiplet），再采 用 TSV、interposer 等工艺形成行业深度研究 敬请参阅最后一页特别声明 12 多功能异质异构的封装，其开发周期更短、良率更高、成本更低，是 目前 平衡功能与经济效益的最优选择。图表23：系 统 级 封装 具备 开发 周期 更短、良 率更 高、成本 更低 的优 势 系 统 级 芯片 SoC 系 统 级 封装 SiP 一个芯片就是一个系统 集成系统的各个芯片与无源器件 开发周期长、成本高、良率低 更开发周期 短、成本低、良率 高 多是同质材料 可集成异质组件，如射频器件、RLC 更高密度、更高速 相对 SoC 密度低、速度低 产品效能较高 产品效能较低 来源：国金证券研究所 1.3、Chiplet 助力 AI 算力 芯片 持续发展 Chiplet 提升大芯片制造良率，降低生产制造成本 经 Chiplet 架构设计 后，不同的 die（芯片裸片）之间采用先进封装互联。Chiplet 指小型模块化芯片，通过 die-to-die 内部互联技术将多个模块芯片与底层基础芯片封装在一起形成一个整体的内部芯片。与 SoC 不同，Chiplet 将不同模块从设计时就按照不同计算或者功能单元进行分解，制作成不同 die 后使用先进封装技术互联封装，不同模块制造工艺可以不同。图表24：Chiplet 技术相比 SoC 技术 每 个模 块可 以采 用不 同的 工艺 来源：国金证券研究所 Chiplet 相比传统 SoC 芯片优势明显。Chiplet 能利用最合理的工艺满足数字、射频、模拟、I/O 等不同模块的技术要求，把大规模的 SoC 按照功能分解为模块化的芯粒，在保持较高性能的同时，大幅度降低了设计复杂程度，有效提高了芯片良率、集成度，降低芯片的设计和制造成本，加速了芯片迭代速度。行业深度研究 敬请参阅最后一页特别声明 13 图表25：Chiplet 提高良率和集成度，降 低成本，加速芯片迭代 Chiplet 的优势 原因 良率提高 大面积的 SoC 放大了芯片生产中的工艺误差和加工缺陷，而 Chiplet 只需要保障 各个被集成的裸片的良率即可，有效降低了先进制程的研发和制造风险，提高了良率 集成度提高 Chiplet 通过多个芯片片间集成，可以在封装层面突破单芯片上限，提高集中度、复杂度 设计成本降低 Chiplet 设计灵活，且可以重复使用 制造成本降低 Chiplet 可针对不同模块采取最合适的制程分开制造，制造成本大幅降低 芯片迭代速度加快 Chiplet 将已有合格裸片进行集成设计，缩短了芯片的研发和设计周期，且不同模块可以分别迭代，加块芯片迭代速度 来源：国金证券研究所 图表26：Chiplet 提升芯片良率 来源：唯芯派，国金证券研究所 HBM 的应用 解决 了 内存速率瓶颈 HBM（High Bandwidth Memory）即高 带宽 存储 器，其通 过使 用先 进的 封装 方法（如 TSV 硅通孔技术）垂直堆叠多个 DRAM。在高性能计算应用对内存速率提出了更高的要求 的背 景下，使用先进封装工艺的 HBM 很好的解决了传统 DRAM 的内存速率瓶颈 的问题。HBM 内部的 DRAM 堆叠属于 3D 封装，而 HBM 与 AI 芯片的其他部分合封于 Interposer 上属于 2.5D 封装。图表27：HBM 解决了内存速率瓶颈的问题 来源：Hardzone，国金证券研究所 堆叠 子模块，提升计算性能 行业深度研究 敬请参阅最后一页特别声明 14 Chiplet 支持多颗计算 die 合封于同一芯片，通过堆叠实现处理能力的提升。AMD 于 2023年 6 月发布了 MI300 产品，该芯片拥有 13 个小芯片，共包括 9 个 5nm 的计算核心（6 个GCD+3 个 CCD），4 个 6nm 的 I/O die 兼 Infinity Cache（同时起到中介层的作用，位于计算核心和 interposer 之间），同时还搭载 了累计 8 颗共计 128GB 的 HBM3 芯片。图表28：AMD MI300 剖面图 来源：HighYield，国金证券研究所 助力国产半导体厂商突破海外制裁 Chiplet 技术发展潜力大，有望助力国产半导体厂商突破海外科技领域制裁。2020 年美国将中芯国际列入“实体清单”，限制 14nm 及以下制程的扩产，导致国产 14nm 制程处于存量市场无法扩张。Chiplet 技术可部分规避海外限制，向下超越封锁：1）Chiplet“化 整为零”，将 单颗 芯片 裸片 面积 缩小，使 坏点 出现 时对 整体 晶圆 的影 响缩 小，即良 率提 高，因此在国内 14nm 产能为存量的局面下提升了实际芯片产出。2）Chiplet 可仅对核心模块如 CPU、GPU 采用先进制程，对 其他模块采用成熟制程，有效降低对先进制程的依赖，减少了 14nm 晶圆的用量。3）Chiplet 可通过将两颗 14nm 芯片堆叠互联，单位面积晶 体 管数量翻倍，实现超越 14nm 芯片的性能。因此 Chiplet 技术成为中国半导体行业实现弯道超车的逆境突破口之一。封测厂营收与 半导体销售额呈高度拟合关系。从产业链位置来看，封测属半导体产业链中位置相对靠后的环节，封测厂生产的产品将成为最终产品形态并进入设计厂商库存。因此，在库存水位较高的情况下，受 IC 设计厂商砍单影响，封测厂商表现会相对较弱，业绩出现明 显下 滑；但若 当下 游需 求好 转情 况下，IC 设计厂商会优先向封测厂商加单，加工处理之前积累的未封装晶圆，进而推动整体产业链从底部实现反转。从规模上看，封测厂营收趋势与全球半导体销售额基本一致。行业深度研究 敬请参阅最后一页特别声明 15 图表29：封 测 厂 业绩 情况 与半 导体 销售 额拟 合程 度高 来源：Wind，国金证券研究所 下游出货量持续低迷是半导体景气度下滑的重要因素。按下游占比来看，移动通信和计算机是半导体最大的两个下游应用终端产品，移动通信约占 30%，计算 机终 端市 场约 占 26%，汽车、工业 和其 他消 费类 电子 占据 了其 余部 分。而手 机和 电脑 的出 货量 持续 低迷，处在 持续探底的过程中，根据 Gartner2023 年 1 月发布的预测数据，2023 年全球 PC、智能手机出货量分别为 2.68 亿台、13.4 亿台，较 2022 年分别-6.5%、-4.0%。图表30：移 动 通 信和 计算 机是 2022 年半导体最大的两个下游应 用终端产品 来源：SIA，国金证券研究所 30%26%14%14%14%2%行业深度研究 敬请参阅最后一页特别声明 16 图表31：2023 年全球PC 出货量预计 2.68 亿台 图表32：20
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